應(yīng)屆畢業(yè)生
學(xué)歷不限
2025-04-11 19:30:00
751人關(guān)注
職位描述
該職位還未進行加V認證，請仔細了解后再進行投遞！
崗位內(nèi)容：
1. 設(shè)計數(shù)字信號處理電路和FPGA原型。
2. 編寫Verilog HDL代碼，進行模擬仿真、綜合和布局布線。
3. 完成FPGA驗證測試，并發(fā)現(xiàn)并解決設(shè)計問題。
4. 實現(xiàn)FPGA設(shè)計規(guī)格書，包括架構(gòu)、設(shè)計、實現(xiàn)和驗證。
任職要求：
1. 了解數(shù)字電路設(shè)計和FPGA設(shè)計流程。
2. 有HDL編程經(jīng)驗，使用Verilog HDL語言。
3. 對數(shù)字信號處理和FPGA設(shè)計算法有了解。
4. 接觸過EDA工具鏈，如Vivado、Quartus等。
5. 有良好的溝通、團隊協(xié)作能力和問題解決技巧。
6. 本科及以上學(xué)歷，專業(yè)是電子、通信、電氣自動化、物聯(lián)網(wǎng)或相關(guān)領(lǐng)域優(yōu)先。
1. 設(shè)計數(shù)字信號處理電路和FPGA原型。
2. 編寫Verilog HDL代碼，進行模擬仿真、綜合和布局布線。
3. 完成FPGA驗證測試，并發(fā)現(xiàn)并解決設(shè)計問題。
4. 實現(xiàn)FPGA設(shè)計規(guī)格書，包括架構(gòu)、設(shè)計、實現(xiàn)和驗證。
任職要求：
1. 了解數(shù)字電路設(shè)計和FPGA設(shè)計流程。
2. 有HDL編程經(jīng)驗，使用Verilog HDL語言。
3. 對數(shù)字信號處理和FPGA設(shè)計算法有了解。
4. 接觸過EDA工具鏈，如Vivado、Quartus等。
5. 有良好的溝通、團隊協(xié)作能力和問題解決技巧。
6. 本科及以上學(xué)歷，專業(yè)是電子、通信、電氣自動化、物聯(lián)網(wǎng)或相關(guān)領(lǐng)域優(yōu)先。
注：聯(lián)系我時，請說是在安徽人才網(wǎng)上看到的。
工作地點
地址：鄭州中原區(qū)萬達廣場(鄭州中原店)中原萬達
求職提示：用人單位發(fā)布虛假招聘信息，或以任何名義向求職者收取財物（如體檢費、置裝費、押金、服裝費、培訓(xùn)費、身份證、畢業(yè)證等），均涉嫌違法，請求職者務(wù)必提高警惕。
職位發(fā)布者
黃老師HR
河北藍潮信息技術(shù)有限公司
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IT服務(wù)·系統(tǒng)集成
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私營·民營企業(yè)
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中山東路466號新世紀鉆石廣場B座618-16
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